Z80 :
Nahezu zeitgleich mit Intels 8085 erschien der Z80 aus dem Hause Zilog.
Der Z80 kann den gesamten Befehlsvorrat des 8080 aus dem Hause Intel verarbeiten,
jedoch nicht umgekehrt. Der Registeraufbau wurde entsprechend erweitert.
Die Adressenstruktur hat eine Breite von 16 Bit, die Datenstruktur von
8 Bit. Es ergibt sich kein Multiplexbetrieb. Für die Systemkontrolle
sind 6 Ausgänge vorhanden [M1, MREQ, IORQ, RD, WR & RFSH]. Die
Buskontrolle wird von dem Eingang BUSREQ und dem Ausgang BUSACK gesteuert.
Der Maschinenzyklus M1 arbeitet als Ausgang für die Systemkontrolle.
Hat der Ausgang einen Low Pegel, arbeitet der Z80 gerade eine Befehlsausführung
ab. Bei der Ausführung von 2-Bit Operationen hat M1 einen Low Pegel,
während der Operationscode abgerufen wird. M1 arbeitet auch in Verbindung
mit dem IORQ, wenn ein Interrupt Quittirungszyklus angezeigt werden soll.
Durch MREQ erfolgt eine Speicheranforderung. Der Ausgang schaltet auf L-Pegel,
wenn sich auf dem Adressenbus eine gültige Adresse befindet. Schaltet
der IORQ auf L-Pegel, liegt auf dem Adressenbus eine Anforderung für
die Ein-Ausgabe-Einheiten. In Verbindung mit dem M1-Pegel kann durch IORQ
ein quittierter Interrupt angezeigt werden, wenn der Datenbus einen Interruptverktor
aufnehmen soll. Während dieser läuft keine E/A Operation ab.
Der Ausgang RD (Read) zeigt mit einem L-Pegel an, daß die CPU vom
Speicher oder einer Schnittstelle Daten lesen soll. Mit einem L-Pegel an
dem Ausgang WR (Write) erkennt die Logik, daß die CPU in einen Speicher
oder in eine Schnittstelle Daten einschreiben soll. Der Ausgang RFSH (Refresh)
ist eine Besonderheit beim Zilog Z80. Hiermit erfolgt eine Ansteuerung
für dynamische Schreib-Lese-Speicher, den sog. DRAM Bausteinen, durch
den Z80. Ein L-Pegel zeigt an, daß die acht niederwertigen Bits des
Adressenbusses eine Refresh- Adresse beinhalten. Das laufende MREQ Signal
dient zur Einleitung eines Refresh Zyklus für alle dynamischen Speicher.
Mit dem Ausgang HALT zeigt der Z80 an, dass gerade ein Interrupt
per Software abgearbeitet worden ist. Gleichzeitig wartet die CPU auf ein
Interruptsignal, das ein nichtmaskierbarer oder freigegebener maskierbarer
Interrupt sein kann. Im Haltezustand arbeitet die CPU an Refreshzyklen,
damit die Daten des Speichers nicht verloren gehen. Durch das Wartesignal
WAIT erkennt der Prozessor, daß eine Speichereinheit oder eine Schnittstelle
noch nicht zum Datentransfer bereit ist. Eine Unterbrechung des WAIT wird
über INT durchgeführt. Hat der Eingang einen Low Pegel, wird
die Unterbrechung eingeleitet. Dieser L-Pegel kann von einer Schnittstelle
kommen. Nimmt der Z80 den Interrupt an, hat IORQ und M1 ein Quittierungssignal.
Der Ausgang NMI dient für die Ausgabe eines nichtmaskierbaren Interrupt.
Durch einen L-Pegel an dem RESET Einang wird der Programmzähler auf
0 zurückgestellt. BUSRQ ist eine Busanforderung ; wird an dem Eingang
ein L-Pegel angelegt, schalten die Adressausgänge A0 bis A15 automatisch
in einen hochohmigen Zustand, somit wird der Bus für die Verwendung
durch andere Einheiten freigeschaltet. Das Pin BUSAK dient zur Busbestätigung.
Schaltet dieser Eingang auf L-Pegel, wird der entsprechenden Schnittstelle
signalisiert, daß sich alle Adressen-, Daten- und Steuerleitung im
hochohmigen Zustand (sog. Z-Zustand) befinden - alle internen Bussysteme
des Computers stehen für die Schnittstelle voll zur Verfügung.
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A11 < ° > A10
A12 < > A09
A13 < > A08
A14 < > A07
A15 < > A06
CLK < > A05
D04 < > A04
D03 < > A03
D05 < > A02
D06 < > A01
+5V < > A00
D02 < > MASSE
D07 < > RFSH
D00 < > M1
D01 < > RESET
INT < > BUSRQ
NMI < > WAIT
HALT < > BUSAC
MREQ < > WR
IORQ < > RD
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PINBELEGUNG Zilog Z80Features :
- 158 Instruktionen ; 78 kompatible Befehle des 8080A sind integriert
- ausgeliefert in 2.5 / 4 / 6 und 8 MHz Varianten [Z80, Z80A, Z80B, Z80H]
- On Chip dynamic memory refresh counter
- der Z80 wurde auch unter der Bezeichnung Z8400 ausgeliefert
- die oben gezeigt Pinbelegung zeigt die 40 Pin DIP Variante, eine 44 Pin Chip Carrier Pin Form ist erhältlich